universitatea "politehnica" timiªoara - UPT

UNIVERSITATEA "POLITEHNICA"DIN TIMI?OARA SYLLABUS
pentru disciplina: TEHNICI DE PROIECTARE ASISTATA DE CALCULATOR FACULTATEA AUTOMATIC? ?I CALCULATOARE
DOMENIUL /SPECIALIZAREA CALCULATOARE ?I TEHNOLOGIA INFORMA?IEI Anul de studii: IV
Semestrul 1
Titularul cursului: Conf.dr. Ing. Doru Todinca
Colaboratori: conf. dr. Ing. Doru Todinca
|Numar de ore/saptamana/Verificarea/Credite |
Curs |Seminar |Laborator |Proiect |Examinare |Credite | |2 |0 |2 |0 |ED |4
| |
A. OBIECTIVELE CURSULUI Modelarea si simularea sistemelor numerice folosind limbaje de descriere
hardware.
Insusirea unor tehnici de proiectare structurata a sistemelor de calcul
folosind limbajul VHDL.
Insusirea elementelor de baza ale limbajului VHDL, ca limbaj reprezentativ
de descriere hardware. B. SUBIECTELE CURSULUI 1.Introducere: Istoric; Nivelurile de descriere ale unui sistem.; Exemplu
de descrieri in VHDL 4 ore;
2. Modelarea comportamentala secventiala: Procese;Mecanismul de simulare in
VHDL; Instructiuni secventiale; instructiunea WAIT; Asignarea secventiala a
semnalelor 6 ore;
3. Modelarea comportamentala concurenta: Asignari concurente de semnale si
procesele echivalente; Assert concurent; Blocuri 4 ore;
4.Elemente de baza ale limbajului: elemente lexicale; tipuri de date simple
si compuse 2 ore;
5. Descrieri structurale si configuratii: descrieri structurale; porturi si
generice; configuratii 6 ore;
6 .Subprograme si PACKAGE: proceduri si functii; functii de rezolutie;
PACKAGE si LIBRARY 2 ore;
7. Elemente avansate ale limbajului VHDL: semnale gardate, instructiunea
GENERATE, fisiere in VHDL 4 ore.
C. SUBIECTELE APLICATIILOR (laborator, seminar, proiect)
1. Modelarea comportamentala secventiala 6 ore
2. Instructiunea WAIT 4 ore
3. Modelarea comportamentala concurenta 2 ore
4. Modelarea structurala. Configuratii 6 ore
5. Subprograme si Package 2 ore
6. Functii de rezolutie, semnale rezolvate 4 ore
7. Semnale gardate, instructiunea GENERATE 4 ore
D. BIBLIOGRAFIE Se indic? maximum trei titluri bibliografice de referin??
1. J. Bhasket, "A VHDL Primer", Prentice Hall, 1995
2. P. Eles, K. Kuchcinski, Z. Peng, "System Synthesis with VHDL", Kluwer
Academic, 1997
3. P. Ashenden, "The VHDL Cookbook", 2006 E. PROCEDURA DE EVALUARE Examen scris (colocviu), avand o pondere de 50%, iar ponderea laboatorului
este tot 50%. Subiectele de examen sunt atat teoretice, cat si aplicative,
durata examenului este de 3 ore. F.COMPATIBILITATE INTERNATIONALA
1. University of Ottawa Canada 2. Dublin City University, Irlanda
3. Linkoping University, Suedia Data: 09.04.2008
DIRECTOR DEPARTAMENT TITULAR DE DISCIPLIN?,
Prof. Dr. Ing. Vladimir Cretu Conf. Dr. Ing. Doru
Todinca