Examen final ? GEI-431 Architecture des ordinateurs II

Examen final - GEI-431 Architecture des ordinateurs II
9 décembre 1997 - 14h00 à 17h00
10 pts 1- Expliquez la différence entre un système multiprocesseur à
mémoire partagée centralisée et un système multiprocesseur à
mémoire partagée distribuée.
15 pts 2- Qu'est-ce que le problème de cohérence de caches? Donnez un
exemple d'un protocole qui règle le problème pour un système
multiprocesseur ayant relativement peu de processeurs. Est-ce
que ce protocole peut être utilisé avec un système ayant
beaucoup de processeurs? Pourquoi?
20 pts 3- Aart de Geus (le CEO de Synopsys) et Andy Bechtolheim (l'un
des fondateurs de SUN) viennent vous consulter pour un projet
d'avant-garde : les 2 entreprises veulent unir leurs forces pour
offrir un logiciel de synthèse de circuits numériques qui
fonctionne sur des machines parallèles (4 à 10 processeurs).
Ils vous demandent de vous prononcer sur les étapes de synthèse
propices à la parallélisation. Identifiez toutes les étapes où
l'exécution parallèle peut être avantageuse. Quelles sont les
étapes les plus prometteuses? Pourquoi?
15 pts 4- Soit la fonction booléenne suivante : f = a c + e b + d
g.
Dessiner le BDD (Binary Decision Diagram) de cette fonction en utilisant
l'ordre des variables suivant : (a, b, c, d, e, g)
Est-il possible d'obtenir un BDD plus petit en utilisant un autre ordre des
variables? Si oui, lequel? Si non, y a-t-il un ordre de variables qui
donne un BDD de taille différente?
Quelle leçon peut-on tirer de la question précédente?
15 pts 5- Expliquez ce que veut dire « NP-complet ». Quelle est la
conséquence généralement acceptée quant à la solution d'un problème
identifié comme étant « NP-complet »? Identifiez 2 parties du « technology
mapping » qui sont « NP-complets ».
10 pts 7- Expliquez ce que veulent dire les mots-clés suivants en
VHDL : entity, architecture, process, library, resolution function.
15 pts 8- Expliquez pourquoi le code VHDL qui suit ne sera pas bien
simulé :
library IEEE;
use IEEE.std_logic_1164.all; entity bad_module is
end entity bad_module; architecture behavioral of bad_module is
signal CK : std_logic;
signal counter : std_logic;
begin
clock_gen : process
begin
wait until CK'event;
CK