TD VHDL Conception numérique avancée

TD VHDL Conception numérique avancée Pour toute les questions, un fichier vhdl (ex : TOTO.VHD) synthétisable, un
fichier vhdl (ex : TOTO_TB.VHD) pour le testbench, un fichier batch (ex :
TOTO.DO) pour lancer la simulation sous MODELSIM et un fichier batch (ex :
TOTO_WAVE.do) pour afficher les signaux simulés doivent être fournis.
Important, les designs doivent être tous synchrones. Le timing des signaux issus du CAN ( FPGA_SR0 et FPGA_SR1) et du DAC (
FPGA_SX0 et FPGA_SX1) sont les suivants. :
[pic] 1) Configurer le FPGA pour relier directement le CAN et le DAC.
2) Implanter un programme VHDL (LOADCAN.VHD) qui récupère le flux série
(SDATA) issue du CAN pour fournir une donnée (DOUT) sur n bits
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