td synthese vhdl - Examen corrige
TD Graphes d'états. Synthèse. 1er exercice: Générateur monocoup. Soit le
programme VHDL ci-dessous:. library IEEE;. use IEEE.STD_LOGIC_1164.ALL;.
use IEEE.STD_LOGIC_ARITH.ALL;. use IEEE.STD_LOGIC_UNSIGNED.ALL;.
entity monocoup is. Port ( horloge : in std_logic;. h_1hz : in std_logic;. y1 : out
std_logic;.