TD VHDL Conception numérique avancée
Le timing des signaux issus du CAN ( FPGA_SR0 et FPGA_SR1) et du DAC (
FPGA_SX0 et FPGA_SX1) sont les suivants. : 1) Configurer le FPGA pour relier
directement le CAN et le DAC. 2) Implanter un programme VHDL (LOADCAN.
VHD) qui récupère le flux série (SDATA) issue du CAN pour fournir une donnée (
DOUT) ...